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酷睿Ultra 200S内核细节曝光:台积电几乎包圆!Intel只贡献22nm基板

2025-5-7 06:45| 发布者: CZN| 查看: 6| 评论: 0|原作者: 快科技|来自: mydrivers.com

中关村商情网讯:代号Arrow Lake的酷睿Ultra 200S系列已经发布多时,我们终于看到了其内核布局的细节,包括不同模块的安排、具体的制造工艺和面积。,,Arrow Lake采用了chiplet芯粒设计,分为四个不同模块,都是台积电制造, 是首个几乎完全采用外部代工的产品。,Compute Tile计算模块: 台积电N3B 3nm工艺,面积117.241平方毫米。,GPU Tile核显模块: 台积电N5P 5nm工艺,面积23平方毫米。,SoC Tile系统单元模块: 台积电N6 6nm工艺,面积86.648平方毫米。,IO Tile输入输出模块: 台积电N6 6nm工艺,面积24.475平方毫米。,另外, 角落里还有两个填充模块,用于补充与支撑整体结构,便于封装,面积分别为 2.5平方毫米、17.47平方毫米。,所有模块之下是基板(中介层),Intel 16工艺制造,也就是在原有22FFL 22nm基础上升级而来的(P1227.1B),面积302.994平方毫米。,,这是计算模块的具体布局,可以看到八个P核、16个E核,其中后者分为四个集群,与P核交错分布,都挂在中央的Ring Agent环形总线上。,二级缓存每个P核有3MB,每组四个E核共享4MB,并分为1.5MB、1.5MB、1MB三个部分,整体合计40MB。,三级缓存则是每个P核、每组E核有3MB,合计36MB。,,核显模块相比于Meteor Lake上的几乎没变,还是四个Alchemist架构的Xe-LPG核心,每个核心内部有八组Dual-XVE计算引擎,还分布着不同规模的一二级缓存。,SoC模块比较复杂,包括第三代NPU引擎、DDR5内存控制器、媒体引擎、显示引擎、USB控制器、PCIe 5.0 x4/x12物理层。,IO模块就比较简单了,服务于雷电4和更多的PCIe,包括两组PCIe 5.0 x4物理层以及缓冲,PCIe 4.0 x8物理层,雷电4物理层、缓冲、显示物理层。,

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