在半导体技术的最前沿，三星近期分享了DRAM与NAND闪存领域的突破性进展，揭示了存储技术从平面到三维的演变之路。 回溯至1990年代，DRAM单元的选择晶体管主要依赖于平面n沟道MOSFET。然而，随着21世纪的到来，短沟道效应与关断漏电流问题日益凸显，迫使工程师们探索新的晶体管结构。一种创新设计应运而生，它能在不缩短沟道长度的前提下，实现晶体管在横向方向上的微型化，从而助力DRAM单元面积的持续缩减。光刻技术的不断进步，更是为这一进程按下了加速键。 进入2010年代，DRAM单元阵列的布局迎来了革命性的改进。传统上，DRAM单元的尺寸与设计规则中的特征尺寸F密切相关，理论上最小的单元面积应为4F²，但实际操作中难以实现。通过优化布局，工程师们成功将单元面积从8F²缩减至6F²，即便在加工尺寸保持不变的情况下，也实现了25%的面积缩减。这一“6F²”布局至今仍是大容量DRAM的主流标准。 在“6F²”布局的基础上，字线与沟道被巧妙地嵌入到衬底中，源极与漏极则采用水平布局。单元晶体管的垂直结构从衬底开始，依次包括字线、沟道、位线触点、电荷存储节点触点、位线以及单元电容器。字线与位线的间距分别优化为2F与3F。 进入10nm时代（即1X代及以后），DRAM单元在保持基本结构的同时，通过改进电容结构、字线材料等细节，连续迭代了七代，依次命名为“1X→1Y→1Z→1A→1B→1C→1D”。然而，下一代“0A”代（即10nm以下的第一代）预计将打破“6F²”布局的限制，转向更为紧凑的“4F²”布局。 实现“4F²”布局的关键在于垂直沟道晶体管（VCT）的应用。在这一结构中，位线、沟道（侧面伴有字线）以及电容器垂直排列于基板之上。三星发明的S2CAT（自对准2间距单元阵列晶体管）结构，正是这一理念的杰出代表。 除了提高内存密度，三星还探索了三维DRAM（3D DRAM）的可能性。通过垂直堆叠DRAM单元，实现了容量的显著提升。VS-CAT（垂直堆叠单元阵列晶体管）技术，正是这一领域的又一创举。 与此同时，NAND闪存的发展也经历了从平面到三维的转型。面对小型化带来的干扰与电荷量减少问题，3D NAND闪存应运而生。通过将单元串转换为垂直方向，不仅大幅提升了电荷存储量，还有效降低了相邻单元间的干扰。 三星在3D NAND闪存领域同样取得了显著进展，成功将“多值存储”技术推向标准规格，即在一个单元中存储三位数据。通过增加堆叠层数与优化布局，实现了密度与容量的快速增加。 然而，3D NAND闪存同样面临着挑战。随着堆叠层数的增加，蚀刻难度与相邻单元间的干扰问题日益凸显。为了应对这些挑战，三星等厂商正在尝试使用铁电膜等新材料，以期降低编程电压、抑制阈值电压波动，并提升多值存储的可靠性。 在全球技术交流的舞台上，来自不同企业和专家的分享同样引人注目。IMEC的纯金属栅极技术、铠侠的多级编码技术、应用材料公司的快速外延生长技术等，均为存储技术的未来发展提供了新的思路。 在DRAM领域，NEO Semiconductor的3D X-DRAM技术、Macronix International的改进型3D DRAM技术，以及半导体能源实验室的氧化物半导体单片堆叠技术，均展现了三维存储技术的无限潜力。 铁电存储器与电阻式存储器等领域的创新同样引人注目。美光科技的高性能铁电存储器、佐治亚理工学院的非挥发性电容器制造工艺、GLOBALFOUNDRIES的互补FeFET存储器技术等，均为存储技术的多元化发展注入了新的活力。 |
